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Research Interest

LDPC Project

LDPC Paper

PAR for OFDM

Methodology Project

Viterbi Project

 SoC 組研究方向

本組研究方向有三：
一、軟硬體協同設計方法(Hardware/Software codesign)
二、系統安全性(Security)的研究
三、低功率(Low Power)的研究
分別簡介如下

一、以 RTOS 為中心的系統晶片上之 SystemC 軟硬體協同設計方法
(A RTOS Centered SoC Hardware/Software co-design Methodology based on SystemC)

簡介
由於莫爾定律仍未達到其物理極限，因此IC 中的電晶體的密度仍然以每十八個月成長一倍的速度快速成長，近年來的集成度己經達到一個「系統」的規模，因此 SoC (System On Chip) 的概念遂漸成主流，而一個系統又包含了軟體與硬體，因此在過去的十年當中，軟硬體協同設計的研究成長的非常迅速。然而目前業界主要採用的設計方法論 (Methodology) 仍然多採傳統軟硬體界線分明的設計方法，從描述問題所用的語言就可見一斑；軟體幾乎都是以 C/C++ 撰寫，而硬體幾乎又都是以 Verilog / VHDL 撰寫。在雙方溝通的界面上仍未有一套有效率的系統方法來統合軟硬體。因此本研究將提出一種軟硬體一貫的系統設計方法，所採取的語言將使用目前業界已漸受重視的 SystemC，來設計軟體與硬體。除此之外，由於系統的複雜程度逐年提升，系統資源的管理也逐漸複雜，因此即時作業系統(RTOS: Real Time Operating System) 已經逐漸成為一個嵌入式系統的必備元件，因此我們也將以即時作業系統為核心來發展與所有軟硬體通訊元件間溝通的標準介面。本研究所將採用的工具與軟體，將盡可能的使用現有開放式原始碼(Open Source) 的軟體智財以及矽智財，以儘可能的縮短研發時程，並且也才不會對某些特定廠商的軟硬體產品產生依賴性。

設計流程
1.Software Engineering
以軟體工程方法定義系統規格(Specification)
2. Software Simulation
在工作站或PC上建立純軟體實作規格書中所定義之內容
3. RTOS Enabled Software Simulation
在硬體發展板上(如Altera Excalibur EPXA10)用RTOS 來執行該軟體
4.Hardware/Software Partitioning
為目前研究重心，將設計自動化的工具將C(++)程式的負載最重的部分轉換成 SystemC，以利後續步驟轉換成硬體
　5.Embedded Software Simulation
利用模擬的方式執行轉換過的 SystemC 模組
6.Embedded Hardware Simulation (FPGA)
將SystemC 模組燒到 FPGA 上再作整體模擬
7.ASIC Realization
將燒錄在FPGA 上的模組實作成IC，如此系統的軟硬體部分均實現


二、安全性的研究(Security)

簡介
現今不論那個通訊系統，都想利用無線網路的通訊來增加他們的資料傳輸速率和方便性。但是使用網路來傳送資料會增加一些危險，特別是利用無線傳輸，更是大大的增加保護資料的重要性。所以我們必需考量更多的情況。第一，利用軟體來解決。由於資料傳輸率太大或是較複雜的安全傳輸協定，這些需要大量的運算的情況下，要用軟體解決就會很沒效率。而這些高傳輸率和大量的交易，都是一個系統常常會遇到的情況。第二，破解現有安全性的新技術。像是錯誤分析，能量分析…等，需要系統本身在實作時就能設計的更小心，考慮的更週詳，甚至有惡意的人從實體設備上的破壞，也要能夠考慮在內。第三，當使用無線話筒通訊時，如果是用公開的傳輸介面就很容易被一些有心人士從中截取信號。無線安全協定相對於有線方面的協定真的是尚未健全，也就是如此，我們還有很大去提升效能的空間。因此，無論那個安全架構都將需要提供一個有效率且有彈性能夠去處理任何的改變的安全協定。我們可以讓每個獨立的設備都能有各自獨立的安全機制，能夠保衛各自重要的資源。跟傳統的安全協定比起來，若加上這項特性，就能提供一個更有彈性，動態的預防、偵測、分析的安全環境。

研究方向
近年來PHS和3G開始盛行，但是對於通訊安全上，卻沒有放太多的心力在上面，所以我們應該不管在硬體或是軟體上加強一些安全的機制。我們提出一個有彈性的硬體平台的設計方法，能夠支援多種的加密演算法。嵌入式系統通常都有包含許多的專門處理器，所以我們的” Reconfigurable Interconnect”會將資料分散到各個專門的處理器，以增加運算上的速度。這種連接的方式重點在於有彈性的點對點連接，有這種機制後，就可以大大的提升系統架構的彈性和可變性。
因為要使用這種” Reconfigurable Interconnect”的技術，我們將會試著去把AES，DES，RSA這三種加密演算法的一些共同的運算提出，讓它們共用以節省硬體花費，或著是把三者都會用到的運算用硬體實做，以加速重點的運算。
我們也會提出一個方便使用的使用者介面，也就是提供一個函式，讓設計者能藉由函式的呼叫，和填入一些變數，就能使用所希望的加密演算法。

近期目標
因為我們要以software/hardware codesign為方向，所以我們選擇了SystemC這個語言。現在要把AES和DES的SystemC版本的CODE寫出來，以利於做整個系統的評估和估計各個演算法的效能。

三、低功率(Low Power)的研究方向：

在Low Power的技術層面上，大致可分為system level，architecture level，circuit level三種階層，目前可以看到的研究都偏重在circuit level上，都是以如何在實體電路上作改進來達到power reduction的目的。我們實驗室以system level的低功率設計為目標，研究如何在更高的階層就找出一套降低功率的方式，並且在作RTL電路設計的時候就能對電路消耗的功率去作測量分析並且預先找到對功率最佳化的電路設計。

主要的研究方向有下列幾項：
�� 在多處理器，多記憶體，和多週邊的SOC中，由於越來越高的頻率和在新的深次微米製程的技術下，在這些許多的元件中彼此的溝通和訊息的傳遞都因為快速增加的互相聯繫的延遲以及越來越大的晶片體積都使的未來的通訊元件已經不太可能利用一個主要的時脈(clock)作同步化，所以我們想要設計一個包含非同步化架構的時脈策略(clock scheme)來達到降低功率的目的，基本上主要的時脈策略(clock scheme)的選擇為GALS(Globally-Asynchronous Locally-Synchronous)。

�� 在現代創新的通訊技術，具有可攜性、無線和小體積的通訊產品都是目前市場上最受重視的核心技術，而要能實現這些特徵，電力的供應於是就顯的格外重要了，在這邊我們試著在SOC晶片上作邏輯切割區分成一些非同步的區塊模組，並且設計一些迷你的低功率模組在每個區塊中，來測量估計這些區塊所消耗的功率，並且利用預測的方式來判斷每個模組何時可以進入低功率模式下，何時則需要喚醒它到正常供電，來達到降低消耗功率的最佳化，最後我們會以可重設的FPGA(Field-Programmable Gate Array)或是ARM作模擬並且證實我們的方法和結果是正確可行的。

�� 還有由於現在我們所提供的電壓越來越低Static power(leakage)的表現在SOC裡面所佔的百分比越來越快速的增加，而這又是個無法避免的現象，因為只要系統處於power on的狀態下，leakage的損失是一定存在的，但是我們還是可以藉由predict的方法來對於系統閒置時將power作有效的turn off或是降低processor的速度來減少leakage的產生，當然這種predict的方法不僅僅只是減少leakage的現象，對於整個系統的power consumption都有很大幅度的降低，不過此種方法一般侷限於RTOS的系統中，因為如果沒有固定的priority來作priority scheming，會造成過高的penalty (missing their deadline)而不實用。