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Research Interest

LDPC encoder

Low Power

Decoding Algorithm

Implementation

LDPC Paper

趨近理論極限編碼之解碼器設計

一般通訊系統實作為合乎硬體成本,會採用錯誤更正效能較差的結構化LDPC碼(碼長也較短)。本研究嘗試在合理的成本(使用FPGA與外部記憶體)內實作效能趨近理論極限的LDPC碼解碼器。

解碼器晶片實作


本實驗室現有的各項解碼演算法與解碼器硬體設計,將以實作成ASIC晶片為下一階段目標。